DFT Engineer

• 04 août 2026 • 80 - 100% • Durée indéterminée • anglais (Intermédiaire) • Rue des Jordils 1B, 1025 St-Sulpice VD • Se connecter pour voir l-estimation de salaire de jobup.ch Descrizione del lavoro Le sfide sono il nostro motore, l'innovazione la nostra vocazione. Presso Kandou, siamo un team di professionisti appassionati e affermati che lasciano il proprio segno nell'industria dei semiconduttori. Siamo un leader innovativo nelle soluzioni di interconnessione chip-to-chip ad alta velocità e basso consumo energetico, essenziali per l'evoluzione dell'industria elettronica, sviluppando continuamente per rispondere alle esigenze non solo dei clienti di oggi, ma anche di domani. Se ami far parte di un'azienda tecnologica in piena espansione e sei motivato dal superare i tuoi limiti e dal mettere in discussione lo status quo, abbiamo un'opportunità per te.   Cerchiamo attivamente un ingegnoso Ingegnere DFT con sede a Lausanne, Svizzera o nel Regno Unito   Responsabilità chiave : Inserimento gerarchico MBIST e scan, implementazione BSD Generazione di pattern ATPG, analisi della copertura, convergenza verso metriche di copertura elevate Simulazioni di pattern con timing Definizione dei vincoli di timing in modalità test, analisi dei report di timing e convergenza del timing Sviluppo di pattern funzionali precisi al ciclo utilizzando la metodologia IJTAG Lavoro stretto con i team di ingegneria di test e produzione per il debug e la messa in servizio dei dispositivi durante il probe test e il test finale Debugging di problemi del silicio   Competenze : Eccellenti capacità comunicative e forte spirito di squadra con un atteggiamento proattivo Eccellenti capacità di debugging Buone capacità di scripting per sviluppare l'automazione    Qualifiche : Oltre 5 anni di esperienza in DFT inclusi implementazione, sviluppo di pattern di test e simulazione Esperienza comprovata nel contribuire a soluzioni DFT per design complessi Esperienza con le metodologie IJTAG Esperienza nell'inserimento gerarchico MBIST, inserimento gerarchico di scan e metodologie di compressione di scan Esperienza nella generazione di pattern ATPG per diversi tipi di modelli di difetti, analisi della copertura dei difetti e convergenza verso metriche di copertura elevate Buone capacità di debugging nella simulazione di pattern con timing Esperienza con gli strumenti EDA standard del settore per DFT, timing e simulazione Conoscenza di System Verilog   Formazione : Bachelor in ingegneria elettronica ed elettrica, ingegneria informatica (equivalente o superiore)