DFT Engineer

• 04 août 2026 • 80 - 100% • Unbefristete Dauer • Englisch (Mittelstufe) • Rue des Jordils 1B, 1025 St-Sulpice VD • Anmelden, um die Gehaltsschätzung von jobup.ch zu sehen Jobbeschreibung Herausforderungen sind unser Antrieb, Innovation unsere Berufung. Bei Kandou sind wir ein Team aus passionierten und erfolgreichen Fachleuten, die in der Halbleiterindustrie Spuren hinterlassen. Wir sind ein innovativer Marktführer bei Hochgeschwindigkeits- und stromsparenden Chip-to-Chip-Verbindungslösungen, die für die Entwicklung der Elektronikindustrie essenziell sind, und entwickeln uns kontinuierlich weiter, um nicht nur den Anforderungen der heutigen, sondern auch der zukünftigen Kunden gerecht zu werden. Wenn Sie gerne Teil eines expandierenden Technologieunternehmens sind und motiviert sind, Ihre Grenzen zu überschreiten und den Status quo infrage zu stellen, haben wir eine Chance für Sie.   Wir suchen aktiv einen einfallsreichen DFT Engineer mit Sitz in Lausanne, Schweiz oder im Vereinigten Königreich   Hauptverantwortlichkeiten: Hierarchische MBIST- und Scan-Insertion, Implementierung von BIST, ATPG-Mustergenerierung, Abdeckungsanalyse, Konvergenz zu hohen Abdeckungsmetriken, Mustersimulationen mit Timing, Definition von Timing-Constraints im Testmodus, Analyse von Timing-Berichten und Timing-Konvergenz, Entwicklung präziser funktionaler Cycle-genauer Muster unter Verwendung der IJTAG-Methodik, enge Zusammenarbeit mit den Test- und Produktions-Engineering-Teams zur Fehlerbehebung und Inbetriebnahme der Geräte während des Probe- und Endtests, Debugging von Silicon-Problemen   Kompetenzen: Exzellente Kommunikationsfähigkeiten und starker Teamgeist mit einer proaktiven Einstellung, exzellente Debugging-Fähigkeiten, gute Scripting-Kenntnisse zur Entwicklung der Automatisierung    Qualifikationen: Mehr als 5 Jahre Erfahrung in DFT, einschliesslich Implementierung, Testmusterentwicklung und Simulation, nachgewiesene Erfahrung in der Mitwirkung an DFT-Lösungen für komplexe Designs, Erfahrung mit IJTAG-Methodiken, Erfahrung in hierarchischer MBIST-Insertion, hierarchischer Scan-Insertion und Scan-Compression-Methodiken, Erfahrung in der ATPG-Mustergenerierung für verschiedene Arten von Defektmodellen, Fehlerabdeckungsanalyse und Konvergenz zu hohen Abdeckungsmetriken, gute Debugging-Fähigkeiten in der Mustersimulation mit Timing, Erfahrung mit branchenüblichen EDA-Tools für DFT, Timing und Simulation, Kenntnisse in System Verilog   Ausbildung: Bachelor in Elektronik- und Elektrotechnik, Computertechnik (gleichwertig oder höher)