Physical Design Engineer

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In Kandou, stiamo ridefinendo l'economia dell'infrastruttura AI. La nostra missione è democratizzare l'AI riducendo significativamente il Total Cost of Ownership (TCO) dei sistemi hardware — una barriera critica per l'adozione su scala.

La nostra tecnologia proprietaria MIMO-over-copper alimenta un chiplet-based AI memory fabric ad alte prestazioni che è sia scalabile che efficiente dal punto di vista energetico. A differenza degli interconnessioni tradizionali, la nostra soluzione riduce significativamente il consumo di energia preservando un'elevata larghezza di banda e una latenza ultra-bassa — sbloccando un'efficienza senza precedenti per l'addestramento e l'inferenza dell'AI su scala.

Job title: Advanced R&D - Physical Design Engineer

Location : Lausanne, Switzerland

Il Physical Design (PD) Engineer traduce i design digitali di IP di comunicazione ad alta velocità in layout fisici GDSII per nodi FinFET avanzati. Farai da ponte con la progettazione logica, occupandoti dell'implementazione block-to-chip dal netlist al sign-off fisico finale, assicurando il raggiungimento degli obiettivi PPA (Power, Performance, and Area).

Obiettivo chiave immediato:
Guidare l'implementazione fisica a livello di blocco — coprendo sintesi, vincoli SDC, floorplanning, placement, CTS e routing — rispettando i rigorosi obiettivi di frequenza, area e potenza.
Eseguire il timing closure attraverso molteplici angoli e modalità (MCMM) utilizzando la static timing analysis (STA) e generando ECO mirate.
Guidare il completo sign-off della verifica fisica in tecnologie FinFET deep-submicron.

Responsabilità:
Gestire la sintesi del blocco, il floorplanning, l'ottimizzazione del placement, il CTS e il routing.
Sviluppare e perfezionare i vincoli SDC per garantire che l'intento del design corrisponda alla realizzazione fisica.
Collaborare con il team di design digitale per risolvere colli di bottiglia logici o architettonici che influenzano la convergenza P&R.
Generare rapporti di progresso, documentare i flussi di implementazione e preparare i pacchetti di sign-off per il tape-out.

Esperienza Richiesta:
Oltre 5 anni di esperienza pratica nel physical design focalizzata su sintesi, vincoli SDC, CTS e place and route per sistemi ad alta velocità.
Forte background tecnico negli effetti fisici CMOS/FinFET deep-submicron, crosstalk e progettazione di reti di clock ad alta frequenza.
Comprovata esperienza nel portare blocchi complessi dal netlist attraverso un'implementazione fisica di successo.
Esperienza diretta con tecniche avanzate di implementazione a basso consumo (UPF, power gating).
Comprovata esperienza di tape-out in nodi FinFET avanzati (ad es. 7nm, 5nm o 3nm).
Esperienza nella gestione di assemblaggi gerarchici complessi block-to-chip, pin placement e vincoli di routing top-level.

Competenze Richieste:
Competenza esperta con strumenti di implementazione e sign-off standard del settore (ad es. Cadence Genus/Innovus/Tempus o Synopsys Design Compiler/ICC2/PrimeTime, e Calibre).
Profonda comprensione della creazione di SDC e della gestione del timing MCMM.
Forti capacità di scripting (Tcl, Python) per l'automazione del flusso e l'analisi dei dati di progettazione.
Mentalità analitica per il debug di problemi di congestione del routing e violazioni di timing complesse.
Motivato con un forte senso di responsabilità; comunicatore efficace e capace di lavorare in team.

Istruzione Richiesta:
Master o Ph.D. in E.E., Comunicazioni o altri campi rilevanti

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