Ingénieur DFT

CDI à 100% de suite ou à convenir.
Postulation uniquement en ligne - merci de mentionner sous source (ORP)

Les défis sont notre moteur, l'innovation notre vocation. Chez Kandou, nous sommes une équipe de professionnels passionnés et accomplis qui marquent l'industrie des semi-conducteurs. Nous sommes un leader innovant dans les solutions de liaison puce à puce à haute vitesse et à haute efficacité énergétique, essentielles à l'évolution de l'industrie de l'électronique, développant continuellement pour répondre aux exigences non seulement des clients d'aujourd'hui, mais aussi de demain. Si vous aimez faire partie d'une scale-up de haute technologie et que vous êtes motivé par le fait de repousser vos limites et de remettre en question le statu quo, nous avons une opportunité pour vous.

Responsabilités clés :
Insertion MBIST et scan hiérarchique, implémentation BSD
Génération de patterns ATPG, analyse de couverture, convergence vers des mesures de couverture élevées
Simulations de patterns avec timing
Définition des contraintes de timing du mode de test, analyse des rapports de timing et convergence du timing
Développement de patterns fonctionnels avec précision de cycle en utilisant la méthodologie IJTAG
Travail étroit avec les équipes d'ingénierie de test et de production pour déboguer et mettre en service les dispositifs lors du probe et du test final
Débogage de problèmes sur le silicium

Compétences :
Excellentes compétences en communication, et fort esprit d'équipe avec une attitude proactive (« can do »)
Excellentes compétences en débogage
Bonnes compétences en scripting pour développer l'automatisation

Qualifications :
Plus de 5 ans d'expérience en DFT incluant l'implémentation, le développement de patterns de test et la simulation
Expérience avérée dans la contribution à des solutions DFT pour des conceptions complexes
Expérience de travail avec les méthodologies IJTAG
Expérience avec l'insertion MBIST hiérarchique, l'insertion scan hiérarchique et les méthodologies de compression de scan
Expérience dans la génération de patterns ATPG pour différents types de modèles de fautes, l'analyse de la couverture de fautes et la convergence vers des mesures de couverture élevées
Bonnes capacités de débogage dans la simulation de patterns avec timing
Expérience avec les outils EDA standards de l'industrie pour le DFT, le timing et la simulation
Connaissance de System Verilog

Éducation :
Bachelor of Engineering en électronique et génie électrique, génie informatique (équivalent ou supérieur)